Mário Pereira Véstias
AuthID: R-000-CZ3
21
TÃTULO: Decimal multiplication in FPGA with a novel decimal adder/subtractor
AUTORES: Mário Véstias; Horácio C Neto;
PUBLICAÇÃO: 2021, FONTE: Algorithms, VOLUME: 14, NÚMERO: 7
AUTORES: Mário Véstias; Horácio C Neto;
PUBLICAÇÃO: 2021, FONTE: Algorithms, VOLUME: 14, NÚMERO: 7
INDEXADO EM: 
Handle
Handle22
TÃTULO: Implementing CNNs Using a Linear Array of Full Mesh CGRAs
AUTORES: Mário, V; Lopes, JD; Véstias, M; de Sousa, JT;
PUBLICAÇÃO: 2020, FONTE: 16th International Symposium on Applied Reconfigurable Computing, ARC 2020 in Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics), VOLUME: 12083 LNCS
AUTORES: Mário, V; Lopes, JD; Véstias, M; de Sousa, JT;
PUBLICAÇÃO: 2020, FONTE: 16th International Symposium on Applied Reconfigurable Computing, ARC 2020 in Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics), VOLUME: 12083 LNCS
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TÃTULO: A fast and scalable architecture to run convolutional neural networks in low density FPGAs Full Text
AUTORES: Véstias, MP; Duarte, RP; de Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: Microprocessors and Microsystems, VOLUME: 77
AUTORES: Véstias, MP; Duarte, RP; de Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: Microprocessors and Microsystems, VOLUME: 77
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TÃTULO: Processing systems for deep learning inference on edge devices
AUTORES: Véstias, M;
PUBLICAÇÃO: 2020, FONTE: Internet of Things
AUTORES: Véstias, M;
PUBLICAÇÃO: 2020, FONTE: Internet of Things
25
TÃTULO: Moving deep learning to the edge Full Text
AUTORES: Véstias, MP; Duarte, RP; de Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: Algorithms, VOLUME: 13, NÚMERO: 5
AUTORES: Véstias, MP; Duarte, RP; de Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: Algorithms, VOLUME: 13, NÚMERO: 5
26
TÃTULO: A Configurable Architecture for Running Hybrid Convolutional Neural Networks in Low-Density FPGAs
AUTORES: Vestias, MP; Duarte, RP; De Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: IEEE ACCESS, VOLUME: 8
AUTORES: Vestias, MP; Duarte, RP; De Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: IEEE ACCESS, VOLUME: 8
27
TÃTULO: Hyperspectral Compressive Sensing With a System-On-Chip FPGA
AUTORES: Nascimento, JMP; Vestias, MP; Martin, G;
PUBLICAÇÃO: 2020, FONTE: IEEE JOURNAL OF SELECTED TOPICS IN APPLIED EARTH OBSERVATIONS AND REMOTE SENSING, VOLUME: 13
AUTORES: Nascimento, JMP; Vestias, MP; Martin, G;
PUBLICAÇÃO: 2020, FONTE: IEEE JOURNAL OF SELECTED TOPICS IN APPLIED EARTH OBSERVATIONS AND REMOTE SENSING, VOLUME: 13
28
TÃTULO: Moving Deep Learning to the Edge Full Text
AUTORES: Vestias, MP; Duarte, RP; de Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: ALGORITHMS, VOLUME: 13, NÚMERO: 5
AUTORES: Vestias, MP; Duarte, RP; de Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: ALGORITHMS, VOLUME: 13, NÚMERO: 5
INDEXADO EM: 
WOS
WOS NO MEU: 
ORCID
ORCID29
TÃTULO: A fast and scalable architecture to run convolutional neural networks in low density FPGAs Full Text
AUTORES: Vestias, MP; Duarte, RP; de Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: MICROPROCESSORS AND MICROSYSTEMS, VOLUME: 77
AUTORES: Vestias, MP; Duarte, RP; de Sousa, JT; Neto, HC;
PUBLICAÇÃO: 2020, FONTE: MICROPROCESSORS AND MICROSYSTEMS, VOLUME: 77
INDEXADO EM: WOS
WOS NO MEU: ORCID
ORCID30
TÃTULO: Efficient Design of Pruned Convolutional Neural Networks on FPGA
AUTORES: Véstias, M;
PUBLICAÇÃO: 2020, FONTE: Journal of Signal Processing Systems, VOLUME: 93, NÚMERO: 5
AUTORES: Véstias, M;
PUBLICAÇÃO: 2020, FONTE: Journal of Signal Processing Systems, VOLUME: 93, NÚMERO: 5
