João Paulo Cacho Teixeira


AuthID: R-000-7A4

Publicações Confirmadas: 110



101
TÍTULO: Physical macromodelling of the dynamic behaviour of CMOS VLSI circuits: Part I  Full Text
AUTORES: Bafleur, M; Buxo, J; Teixeira, JP ; Teixeira, IC ;
PUBLICAÇÃO: 1992, FONTE: Microelectronics Journal, VOLUME: 23, NÚMERO: 8
INDEXADO EM: Scopus
NO MEU: ORCID
102
TÍTULO: Physical macromodelling of the dynamic behaviour of CMOS VLSI circuits: Part II  Full Text
AUTORES: Teixeira, JP ; Teixeira, IC ; Bafleur, M; Buxo, J;
PUBLICAÇÃO: 1992, FONTE: Microelectronics Journal, VOLUME: 23, NÚMERO: 8
INDEXADO EM: Scopus
NO MEU: ORCID
103
TÍTULO: A methodology for testability enhancement at layout level
AUTORES: Teixeira, JP ; Teixeira, IC ; Almeida, CFB; Goncalves, FM ; Goncalves, J;
PUBLICAÇÃO: 1991, FONTE: Journal of Electronic Testing, VOLUME: 1, NÚMERO: 4
INDEXADO EM: Scopus CrossRef
NO MEU: ORCID
104
TÍTULO: PHYSICAL DESIGN OF TESTABLE CMOS DIGITAL INTEGRATED-CIRCUITS
AUTORES: DESOUSA, JJHT; GONCALVES, FM ; TEIXEIRA, JP ;
PUBLICAÇÃO: 1991, FONTE: European Solid-State Circuits Conference 1990 - ESSCIRC '90 in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOLUME: 26, NÚMERO: 7
INDEXADO EM: Scopus WOS
105
TÍTULO: Bottom-up methodology for test preparation and refinement
AUTORES: Gracio, JA; Bicudo, PA; Rua, NN; Oliveira, AM ; Almeida, CFB; Teixeira, JP ;
PUBLICAÇÃO: 1989, FONTE: IEEE International Symposium on Circuits and Systems 1989, the 22nd ISCAS. Part 1 in Proceedings - IEEE International Symposium on Circuits and Systems, VOLUME: 2
INDEXADO EM: Scopus
NO MEU: ORCID
106
TÍTULO: Logical timing simulator for CMOS circuits based on an accurate formulation of the propagation delay
AUTORES: Bafleur, M; Buxo, J; Teixeira, JP ; Teixeira, IC ;
PUBLICAÇÃO: 1989, FONTE: European Conference on Circuit Theory and Design in IEE Conference Publication, NÚMERO: 308
INDEXADO EM: Scopus
NO MEU: ORCID
107
TÍTULO: Propagation delay modelling of MOS digital networks
AUTORES: Costa Andre, J; Teixeira, JP ; Teixeira, IC ; Buxo, J; Bafleur, M;
PUBLICAÇÃO: 1989, FONTE: Mediterranean Electrotechnical Conference (MELECON'89) - Proceedings
INDEXADO EM: Scopus
NO MEU: ORCID
108
TÍTULO: Test preparation and fault analysis using a bottom-up methodology
AUTORES: Gracio, JA; Bicudo, PA; Rua, NN; Oliveira, AM ; Almeida, CFB; Teixeira, JP ;
PUBLICAÇÃO: 1989, FONTE: Proceedings of the 1st European Test Conference
INDEXADO EM: Scopus
NO MEU: ORCID
109
TÍTULO: Bottom-up testing methodology for VLSI.
AUTORES: Teixeira, JP ; Almeida, CFB; Gracio, JA; Bicudo, PA; Oliveira, AL; Rua, N;
PUBLICAÇÃO: 1988, FONTE: Proceedings of the IEEE 1988 Custom Integrated Circuits Conference. in Proceedings of the Custom Integrated Circuits Conference
INDEXADO EM: Scopus
NO MEU: ORCID
110
TÍTULO: CIRCUIT SIMULATION OF MOS DIGITAL CIRCUITS.
AUTORES: Pederneira, LF; Teixeira, JPC ;
PUBLICAÇÃO: 1987, FONTE: Proceedings of MELECON '87: Mediterranean Electrotechnical Conference/34th Congress on Electronics Joint Conference.
INDEXADO EM: Scopus
NO MEU: ORCID
Página 11 de 11. Total de resultados: 110.

Um espaço para investigadores e suas Instituições

Links Úteis

Ajuda

© 2024 CRACS & Inesc TEC - All Rights Reserved Política de Privacidade | Terms of Service